48.7 Register Summary


Offset	Name	Bit Pos.	7	6	5	4	3	2	1	0
0x00	SPDIFTX_CR	31:24
		23:16
		15:8
		7:0							FCLR	SWRST
0x04	SPDIFTX_MR	31:24	DUDCPY	DCSCPY	BPS[1:0]		DNFR		VALID2	VALID1
		23:16				CHUNK[4:0]
		15:8			VBPS[5:0]
		7:0			CMODE[1:0]		JUSTIFY	ENDIAN	MULTICH	TXEN
0x08	SPDIFTX_EMR	31:24
		23:16
		15:8
		7:0				VALIDM	PARM	CSM	UDM	PCM
0x0C	SPDIFTX_CDR	31:24	CDR[31:24]
		23:16	CDR[23:16]
		15:8	CDR[15:8]
		7:0	CDR[7:0]
0x0C	SPDIFTX_CDR (CONTROL_BITS)	31:24			PC[1:0]		PAR	CS	UD	VALID
		23:16	CDR[23:16]
		15:8	CDR[15:8]
		7:0	CDR[7:0]
0x10	SPDIFTX_SR	31:24
		23:16
		15:8
		7:0								ENS
0x14	SPDIFTX_IER	31:24
		23:16
		15:8			BEND			SECE
		7:0	UDRDY	CSRDY	TXOVR	TXUDR	TXCHUNK	TXFULL	TXEMPTY	TXRDY
0x18	SPDIFTX_IDR	31:24
		23:16
		15:8			BEND			SECE
		7:0	UDRDY	CSRDY	TXOVR	TXUDR	TXCHUNK	TXFULL	TXEMPTY	TXRDY
0x1C	SPDIFTX_IMR	31:24
		23:16
		15:8			BEND			SECE
		7:0	UDRDY	CSRDY	TXOVR	TXUDR	TXCHUNK	TXFULL	TXEMPTY	TXRDY
0x20	SPDIFTX_ISR	31:24
		23:16
		15:8			BEND			SECE
		7:0	UDRDY	CSRDY	TXOVR	TXUDR	TXCHUNK	TXFULL	TXEMPTY	TXRDY
0x24	SPDIFTX_SFI	31:24
		23:16
		15:8							SFI[9:8]
		7:0	SFI[7:0]
0x28 ... 0x4F	Reserved
0x50	SPDIFTX_CH1UD0	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x54	SPDIFTX_CH1UD1	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x58	SPDIFTX_CH1UD2	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x5C	SPDIFTX_CH1UD3	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x60	SPDIFTX_CH1UD4	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x64	SPDIFTX_CH1UD5	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x68	SPDIFTX_CH2UD0	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x6C	SPDIFTX_CH2UD1	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x70	SPDIFTX_CH2UD2	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x74	SPDIFTX_CH2UD3	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x78	SPDIFTX_CH2UD4	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x7C	SPDIFTX_CH2UD5	31:24	CHUD[31:24]
		23:16	CHUD[23:16]
		15:8	CHUD[15:8]
		7:0	CHUD[7:0]
0x80	SPDIFTX_CH1S0	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0x84	SPDIFTX_CH1S1	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0x88	SPDIFTX_CH1S2	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0x8C	SPDIFTX_CH1S3	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0x90	SPDIFTX_CH1S4	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0x94	SPDIFTX_CH1S5	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0x98	SPDIFTX_CH2S0	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0x9C	SPDIFTX_CH2S1	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0xA0	SPDIFTX_CH2S2	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0xA4	SPDIFTX_CH2S3	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0xA8	SPDIFTX_CH2S4	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0xAC	SPDIFTX_CH2S5	31:24	CHS[31:24]
		23:16	CHS[23:16]
		15:8	CHS[15:8]
		7:0	CHS[7:0]
0xB0 ... 0xDF	Reserved
0xE0	SPDIFTX_WPMR	31:24	WPKEY[23:16]
		23:16	WPKEY[15:8]
		15:8	WPKEY[7:0]
		7:0				FIRSTE		WPCREN	WPITEN	WPEN
0xE4	SPDIFTX_WPSR	31:24							SWETYP[1:0]
		23:16	WPVSRC[15:8]
		15:8	WPVSRC[7:0]
		7:0					SWE			WPVS