17 Register Summary

In the following register descriptions, "Programming Mode" specifies the register type:

Static: can be written only when the controller is in reset.
Dynamic: can be written at any time during operation.
Quasi-dynamic: can be written when the controller is in reset and some specific conditions outside reset. There are four groups this type.


Offset	Name	Bit Pos.	7	6	5	4	3	2	1	0
0x00	UDDRC_MSTR	31:24
		23:16					BURST_RDWR[3:0]
		15:8	DLL_OFF_MODE		DATA_BUS_WIDTH[1:0]			EN_2T_TIMING_MODE	BURSTCHOP
		7:0					LPDDR3	LPDDR2		DDR3
0x04	UDDRC_STAT	31:24
		23:16
		15:8				SELFREF_CAM_NOT_EMPTY
		7:0			SELFREF_TYPE[1:0]			OPERATING_MODE[2:0]
0x08 ... 0x0F	Reserved
0x10	UDDRC_MRCTRL0	31:24	MR_WR
		23:16
		15:8	MR_ADDR[3:0]
		7:0				MR_RANK				MR_TYPE
0x14	UDDRC_MRCTRL1	31:24
		23:16
		15:8	MR_DATA[15:8]
		7:0	MR_DATA[7:0]
0x18	UDDRC_MRSTAT	31:24
		23:16
		15:8
		7:0								MR_WR_BUSY
0x1C ... 0x1F	Reserved
0x20	UDDRC_DERATEEN	31:24
		23:16
		15:8				DERATE_MR4_TUF_DIS
		7:0	DERATE_BYTE[3:0]					DERATE_VALUE[1:0]		DERATE_ENABLE
0x24	UDDRC_DERATEINT	31:24	MR4_READ_INTERVAL[31:24]
		23:16	MR4_READ_INTERVAL[23:16]
		15:8	MR4_READ_INTERVAL[15:8]
		7:0	MR4_READ_INTERVAL[7:0]
0x28 ... 0x2B	Reserved
0x2C	UDDRC_DERATECTL	31:24
		23:16
		15:8
		7:0						DERATE_TEMP_LIMIT_INTR_FORCE	DERATE_TEMP_LIMIT_INTR_CLR	DERATE_TEMP_LIMIT_INTR_EN
0x30	UDDRC_PWRCTL	31:24
		23:16
		15:8
		7:0	DIS_CAM_DRAIN_SELFREF		SELFREF_SW		EN_DFI_DRAM_CLK_DISABLE	DEEPPOWERDOWN_EN	POWERDOWN_EN	SELFREF_EN
0x34	UDDRC_PWRTMG	31:24
		23:16	SELFREF_TO_X32[7:0]
		15:8	T_DPD_X4096[7:0]
		7:0				POWERDOWN_TO_X32[4:0]
0x38	UDDRC_HWLPCTL	31:24					HW_LP_IDLE_X32[11:8]
		23:16	HW_LP_IDLE_X32[7:0]
		15:8
		7:0							HW_LP_EXIT_IDLE_EN	HW_LP_EN
0x3C ... 0x4F	Reserved
0x50	UDDRC_RFSHCTL0	31:24
		23:16	REFRESH_MARGIN[3:0]							REFRESH_TO_X1_X32[4]
		15:8	REFRESH_TO_X1_X32[3:0]						REFRESH_BURST[5:4]
		7:0	REFRESH_BURST[3:0]					PER_BANK_REFRESH
0x54 ... 0x5F	Reserved
0x60	UDDRC_RFSHCTL3	31:24
		23:16
		15:8
		7:0							REFRESH_UPDATE_LEVEL	DIS_AUTO_REFRESH
0x64	UDDRC_RFSHTMG	31:24	T_RFC_NOM_X1_SEL				T_RFC_NOM_X1_X32[11:8]
		23:16	T_RFC_NOM_X1_X32[7:0]
		15:8	LPDDR3_TREFBW_EN						T_RFC_MIN[9:8]
		7:0	T_RFC_MIN[7:0]
0x68 ... 0xBF	Reserved
0xC0	UDDRC_CRCPARCTL0	31:24
		23:16
		15:8
		7:0						DFI_ALERT_ERR_CNT_CLR	DFI_ALERT_ERR_INT_CLR	DFI_ALERT_ERR_INT_EN
0xC4 ... 0xCB	Reserved
0xCC	UDDRC_CRCPARSTAT	31:24
		23:16								DFI_ALERT_ERR_INT
		15:8	DFI_ALERT_ERR_CNT[15:8]
		7:0	DFI_ALERT_ERR_CNT[7:0]
0xD0	UDDRC_INIT0	31:24	SKIP_DRAM_INIT[1:0]						POST_CKE_X1024[9:8]
		23:16	POST_CKE_X1024[7:0]
		15:8					PRE_CKE_X1024[11:8]
		7:0	PRE_CKE_X1024[7:0]
0xD4	UDDRC_INIT1	31:24								DRAM_RSTN_X1024[8]
		23:16	DRAM_RSTN_X1024[7:0]
		15:8
		7:0					PRE_OCD_X32[3:0]
0xD8	UDDRC_INIT2	31:24
		23:16
		15:8	IDLE_AFTER_RESET_X32[7:0]
		7:0					MIN_STABLE_CLOCK_X1[3:0]
0xDC	UDDRC_INIT3	31:24	MR[15:8]
		23:16	MR[7:0]
		15:8	EMR[15:8]
		7:0	EMR[7:0]
0xE0	UDDRC_INIT4	31:24	EMR2[15:8]
		23:16	EMR2[7:0]
		15:8	EMR3[15:8]
		7:0	EMR3[7:0]
0xE4	UDDRC_INIT5	31:24
		23:16	DEV_ZQINIT_X32[7:0]
		15:8							MAX_AUTO_INIT_X1024[9:8]
		7:0	MAX_AUTO_INIT_X1024[7:0]
0xE8 ... 0xEF	Reserved
0xF0	UDDRC_DIMMCTL	31:24
		23:16
		15:8
		7:0							DIMM_ADDR_MIRR_EN	DIMM_STAGGER_CS_EN
0xF4 ... 0xFF	Reserved
0x0100	UDDRC_DRAMTMG0	31:24		WR2PRE[6:0]
		23:16			T_FAW[5:0]
		15:8		T_RAS_MAX[6:0]
		7:0			T_RAS_MIN[5:0]
0x0104	UDDRC_DRAMTMG1	31:24
		23:16				T_XP[4:0]
		15:8			RD2PRE[5:0]
		7:0		T_RC[6:0]
0x0108	UDDRC_DRAMTMG2	31:24			WRITE_LATENCY[5:0]
		23:16			READ_LATENCY[5:0]
		15:8			RD2WR[5:0]
		7:0			WR2RD[5:0]
0x010C	UDDRC_DRAMTMG3	31:24			T_MRW[9:4]
		23:16	T_MRW[3:0]						T_MRD[5:4]
		15:8	T_MRD[3:0]						T_MOD[9:8]
		7:0	T_MOD[7:0]
0x0110	UDDRC_DRAMTMG4	31:24				T_RCD[4:0]
		23:16					T_CCD[3:0]
		15:8					T_RRD[3:0]
		7:0				T_RP[4:0]
0x0114	UDDRC_DRAMTMG5	31:24					T_CKSRX[3:0]
		23:16					T_CKSRE[3:0]
		15:8			T_CKESR[5:0]
		7:0				T_CKE[4:0]
0x0118	UDDRC_DRAMTMG6	31:24					T_CKDPDE[3:0]
		23:16					T_CKDPDX[3:0]
		15:8
		7:0					T_CKCSX[3:0]
0x011C	UDDRC_DRAMTMG7	31:24
		23:16
		15:8					T_CKPDE[3:0]
		7:0					T_CKPDX[3:0]
0x0120	UDDRC_DRAMTMG8	31:24
		23:16
		15:8		T_XS_DLL_X32[6:0]
		7:0		T_XS_X32[6:0]
0x0124 ... 0x0137	Reserved
0x0138	UDDRC_DRAMTMG14	31:24
		23:16
		15:8					T_XSR[11:8]
		7:0	T_XSR[7:0]
0x013C	UDDRC_DRAMTMG15	31:24	EN_DFI_LP_T_STAB
		23:16
		15:8
		7:0	T_STAB_X32[7:0]
0x0140 ... 0x017F	Reserved
0x0180	UDDRC_ZQCTL0	31:24	DIS_AUTO_ZQ	DIS_SRX_ZQCL	ZQ_RESISTOR_SHARED			T_ZQ_LONG_NOP[10:8]
		23:16	T_ZQ_LONG_NOP[7:0]
		15:8							T_ZQ_SHORT_NOP[9:8]
		7:0	T_ZQ_SHORT_NOP[7:0]
0x0184	UDDRC_ZQCTL1	31:24			T_ZQ_RESET_NOP[9:4]
		23:16	T_ZQ_RESET_NOP[3:0]				T_ZQ_SHORT_INTERVAL_X1024[19:16]
		15:8	T_ZQ_SHORT_INTERVAL_X1024[15:8]
		7:0	T_ZQ_SHORT_INTERVAL_X1024[7:0]
0x0188	UDDRC_ZQCTL2	31:24
		23:16
		15:8
		7:0								ZQ_RESET
0x018C	UDDRC_ZQSTAT	31:24
		23:16
		15:8
		7:0								ZQ_RESET_BUSY
0x0190	UDDRC_DFITMG0	31:24				DFI_T_CTRL_DELAY[4:0]
		23:16	DFI_RDDATA_USE_DFI_PHY_CLK	DFI_T_RDDATA_EN[6:0]
		15:8	DFI_WRDATA_USE_DFI_PHY_CLK		DFI_TPHY_WRDATA[5:0]
		7:0			DFI_TPHY_WRLAT[5:0]
0x0194	UDDRC_DFITMG1	31:24							DFI_T_PARIN_LAT[1:0]
		23:16				DFI_T_WRDATA_DELAY[4:0]
		15:8				DFI_T_DRAM_CLK_DISABLE[4:0]
		7:0				DFI_T_DRAM_CLK_ENABLE[4:0]
0x0198	UDDRC_DFILPCFG0	31:24				DFI_TLP_RESP[4:0]
		23:16	DFI_LP_WAKEUP_DPD[3:0]							DFI_LP_EN_DPD
		15:8	DFI_LP_WAKEUP_SR[3:0]							DFI_LP_EN_SR
		7:0	DFI_LP_WAKEUP_PD[3:0]							DFI_LP_EN_PD
0x019C ... 0x019F	Reserved
0x01A0	UDDRC_DFIUPD0	31:24	DIS_AUTO_CTRLUPD	DIS_AUTO_CTRLUPD_SRX	CTRLUPD_PRE_SRX				DFI_T_CTRLUP_MAX[9:8]
		23:16	DFI_T_CTRLUP_MAX[7:0]
		15:8							DFI_T_CTRLUP_MIN[9:8]
		7:0	DFI_T_CTRLUP_MIN[7:0]
0x01A4	UDDRC_DFIUPD1	31:24
		23:16	DFI_T_CTRLUPD_INTERVAL_MIN_X1024[7:0]
		15:8
		7:0	DFI_T_CTRLUPD_INTERVAL_MAX_X1024[7:0]
0x01A8	UDDRC_DFIUPD2	31:24	DFI_PHYUPD_EN
		23:16
		15:8
		7:0
0x01AC ... 0x01AF	Reserved
0x01B0	UDDRC_DFIMISC	31:24
		23:16
		15:8				DFI_FREQUENCY[4:0]
		7:0			DFI_INIT_START	CTL_IDLE_EN				DFI_INIT_COMPLETE_EN
0x01B4 ... 0x01BB	Reserved
0x01BC	UDDRC_DFISTAT	31:24
		23:16
		15:8
		7:0							DFI_LP_ACK	DFI_INIT_COMPLETE
0x01C0 ... 0x01C3	Reserved
0x01C4	UDDRC_DFIPHYMSTR	31:24
		23:16
		15:8
		7:0								DFI_PHYMSTR_EN
0x01C8 ... 0x0203	Reserved
0x0204	UDDRC_ADDRMAP1	31:24
		23:16			ADDRMAP_BANK_B2[5:0]
		15:8			ADDRMAP_BANK_B1[5:0]
		7:0			ADDRMAP_BANK_B0[5:0]
0x0208	UDDRC_ADDRMAP2	31:24					ADDRMAP_COL_B5[3:0]
		23:16					ADDRMAP_COL_B4[3:0]
		15:8				ADDRMAP_COL_B3[4:0]
		7:0					ADDRMAP_COL_B2[3:0]
0x020C	UDDRC_ADDRMAP3	31:24				ADDRMAP_COL_B9[4:0]
		23:16				ADDRMAP_COL_B8[4:0]
		15:8				ADDRMAP_COL_B7[4:0]
		7:0				ADDRMAP_COL_B6[4:0]
0x0210	UDDRC_ADDRMAP4	31:24
		23:16
		15:8				ADDRMAP_COL_B11[4:0]
		7:0				ADDRMAP_COL_B10[4:0]
0x0214	UDDRC_ADDRMAP5	31:24					ADDRMAP_ROW_B11[3:0]
		23:16					ADDRMAP_ROW_B2_10[3:0]
		15:8					ADDRMAP_ROW_B1[3:0]
		7:0					ADDRMAP_ROW_B0[3:0]
0x0218	UDDRC_ADDRMAP6	31:24	LPDDR3_6GB_12GB				ADDRMAP_ROW_B15[3:0]
		23:16					ADDRMAP_ROW_B14[3:0]
		15:8					ADDRMAP_ROW_B13[3:0]
		7:0					ADDRMAP_ROW_B12[3:0]
0x021C ... 0x0223	Reserved
0x0224	UDDRC_ADDRMAP9	31:24					ADDRMAP_ROW_B5[3:0]
		23:16					ADDRMAP_ROW_B4[3:0]
		15:8					ADDRMAP_ROW_B3[3:0]
		7:0					ADDRMAP_ROW_B2[3:0]
0x0228	UDDRC_ADDRMAP10	31:24					ADDRMAP_ROW_B9[3:0]
		23:16					ADDRMAP_ROW_B8[3:0]
		15:8					ADDRMAP_ROW_B7[3:0]
		7:0					ADDRMAP_ROW_B6[3:0]
0x022C	UDDRC_ADDRMAP11	31:24
		23:16
		15:8
		7:0					ADDRMAP_ROW_B10[3:0]
0x0230 ... 0x023F	Reserved
0x0240	UDDRC_ODTCFG	31:24					WR_ODT_HOLD[3:0]
		23:16				WR_ODT_DELAY[4:0]
		15:8					RD_ODT_HOLD[3:0]
		7:0		RD_ODT_DELAY[4:0]
0x0244	UDDRC_ODTMAP	31:24
		23:16
		15:8
		7:0				RANK0_RD_ODT				RANK0_WR_ODT
0x0248 ... 0x024F	Reserved
0x0250	UDDRC_SCHED	31:24		RDWR_IDLE_GAP[6:0]
		23:16	GO2CRITICAL_HYSTERESIS[7:0]
		15:8				LPR_NUM_ENTRIES[4:0]
		7:0						PAGECLOSE	PREFER_WRITE	FORCE_LOW_PRI_N
0x0254	UDDRC_SCHED1	31:24
		23:16
		15:8
		7:0	PAGECLOSE_TIMER[7:0]
0x0258 ... 0x025B	Reserved
0x025C	UDDRC_PERFHPR1	31:24	HPR_XACT_RUN_LENGTH[7:0]
		23:16
		15:8	HPR_MAX_STARVE[15:8]
		7:0	HPR_MAX_STARVE[7:0]
0x0260 ... 0x0263	Reserved
0x0264	UDDRC_PERFLPR1	31:24	LPR_XACT_RUN_LENGTH[7:0]
		23:16
		15:8	LPR_MAX_STARVE[15:8]
		7:0	LPR_MAX_STARVE[7:0]
0x0268 ... 0x026B	Reserved
0x026C	UDDRC_PERFWR1	31:24	W_XACT_RUN_LENGTH[7:0]
		23:16
		15:8	W_MAX_STARVE[15:8]
		7:0	W_MAX_STARVE[7:0]
0x0270 ... 0x02FF	Reserved
0x0300	UDDRC_DBG0	31:24
		23:16
		15:8
		7:0				DIS_COLLISION_PAGE_OPT		DIS_ACT_BYPASS	DIS_RD_BYPASS	DIS_WC
0x0304	UDDRC_DBG1	31:24
		23:16
		15:8
		7:0							DIS_HIF	DIS_DQ
0x0308	UDDRC_DBGCAM	31:24			WR_DATA_PIPELINE_EMPTY	RD_DATA_PIPELINE_EMPTY		DBG_WR_Q_EMPTY	DBG_RD_Q_EMPTY	DBG_STALL
		23:16			DBG_W_Q_DEPTH[5:0]
		15:8			DBG_LPR_Q_DEPTH[5:0]
		7:0			DBG_HPR_Q_DEPTH[5:0]
0x030C	UDDRC_DBGCMD	31:24
		23:16
		15:8
		7:0			CTRLUPD	ZQ_CALIB_SHORT				RANK0_REFRESH
0x0310	UDDRC_DBGSTAT	31:24
		23:16
		15:8
		7:0			CTRLUPD_BUSY	ZQ_CALIB_SHORT_BUSY				RANK0_REFRESH_BUSY
0x0314 ... 0x031F	Reserved
0x0320	UDDRC_SWCTL	31:24
		23:16
		15:8
		7:0								SW_DONE
0x0324	UDDRC_SWSTAT	31:24
		23:16
		15:8
		7:0								SW_DONE_ACK
0x0328 ... 0x036B	Reserved
0x036C	UDDRC_POISONCFG	31:24								RD_POISON_INTR_CLR
		23:16				RD_POISON_INTR_EN				RD_POISON_SLVERR_EN
		15:8								WR_POISON_INTR_CLR
		7:0				WR_POISON_INTR_EN				WR_POISON_SLVERR_EN
0x0370	UDDRC_POISONSTAT	31:24
		23:16				RD_POISON_INTR_4	RD_POISON_INTR_3	RD_POISON_INTR_2	RD_POISON_INTR_1	RD_POISON_INTR_0
		15:8
		7:0				WR_POISON_INTR_4	WR_POISON_INTR_3	WR_POISON_INTR_2	WR_POISON_INTR_1	WR_POISON_INTR_0
0x0374 ... 0x03EF	Reserved
0x03F0	UDDRC_DERATESTAT	31:24
		23:16
		15:8
		7:0								DERATE_TEMP_LIMIT_INTR
0x03F4 ... 0x03FB	Reserved
0x03FC	UDDRC_PSTAT	31:24
		23:16				WR_PORT_BUSY_4	WR_PORT_BUSY_3	WR_PORT_BUSY_2	WR_PORT_BUSY_1	WR_PORT_BUSY_0
		15:8
		7:0				RD_PORT_BUSY_4	RD_PORT_BUSY_3	RD_PORT_BUSY_2	RD_PORT_BUSY_1	RD_PORT_BUSY_0
0x0400	UDDRC_PCCFG	31:24
		23:16
		15:8								BL_EXP_MODE
		7:0				PAGEMATCH_LIMIT				GO2CRITICAL_EN
0x0404	UDDRC_PCFGR_0	31:24
		23:16
		15:8		RD_PORT_PAGEMATCH_EN	RD_PORT_URGENT_EN	RD_PORT_AGING_EN			RD_PORT_PRIORITY[9:8]
		7:0	RD_PORT_PRIORITY[7:0]
0x0408	UDDRC_PCFGW_0	31:24
		23:16
		15:8		WR_PORT_PAGEMATCH_EN	WR_PORT_URGENT_EN	WR_PORT_AGING_EN			WR_PORT_PRIORITY[9:8]
		7:0	WR_PORT_PRIORITY[7:0]
0x040C ... 0x048F	Reserved
0x0490	UDDRC_PCTRL_0	31:24
		23:16
		15:8
		7:0								PORT_EN
0x0494	UDDRC_PCFGQOS0_0	31:24
		23:16			RQOS_MAP_REGION1[1:0]				RQOS_MAP_REGION0[1:0]
		15:8
		7:0					RQOS_MAP_LEVEL1[3:0]
0x0498	UDDRC_PCFGQOS1_0	31:24						RQOS_MAP_TIMEOUTR[10:8]
		23:16	RQOS_MAP_TIMEOUTR[7:0]
		15:8						RQOS_MAP_TIMEOUTB[10:8]
		7:0	RQOS_MAP_TIMEOUTB[7:0]
0x049C	UDDRC_PCFGWQOS0_0	31:24							WQOS_MAP_REGION2[1:0]
		23:16			WQOS_MAP_REGION1[1:0]				WQOS_MAP_REGION0[1:0]
		15:8					WQOS_MAP_LEVEL2[3:0]
		7:0					WQOS_MAP_LEVEL1[3:0]
0x04A0	UDDRC_PCFGWQOS1_0	31:24						WQOS_MAP_TIMEOUT2[10:8]
		23:16	WQOS_MAP_TIMEOUT2[7:0]
		15:8						WQOS_MAP_TIMEOUT1[10:8]
		7:0	WQOS_MAP_TIMEOUT1[7:0]
0x04A4 ... 0x04B3	Reserved
0x04B4	UDDRC_PCFGR_1	31:24
		23:16
		15:8		RD_PORT_PAGEMATCH_EN	RD_PORT_URGENT_EN	RD_PORT_AGING_EN			RD_PORT_PRIORITY[9:8]
		7:0	RD_PORT_PRIORITY[7:0]
0x04B8	UDDRC_PCFGW_1	31:24
		23:16
		15:8		WR_PORT_PAGEMATCH_EN	WR_PORT_URGENT_EN	WR_PORT_AGING_EN			WR_PORT_PRIORITY[9:8]
		7:0	WR_PORT_PRIORITY[7:0]
0x04BC ... 0x053F	Reserved
0x0540	UDDRC_PCTRL_1	31:24
		23:16
		15:8
		7:0								PORT_EN
0x0544	UDDRC_PCFGQOS0_1	31:24
		23:16			RQOS_MAP_REGION1[1:0]				RQOS_MAP_REGION0[1:0]
		15:8
		7:0					RQOS_MAP_LEVEL1[3:0]
0x0548	UDDRC_PCFGQOS1_1	31:24						RQOS_MAP_TIMEOUTR[10:8]
		23:16	RQOS_MAP_TIMEOUTR[7:0]
		15:8						RQOS_MAP_TIMEOUTB[10:8]
		7:0	RQOS_MAP_TIMEOUTB[7:0]
0x054C	UDDRC_PCFGWQOS0_1	31:24							WQOS_MAP_REGION2[1:0]
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