13.6 Register Summary
For descriptions and definitions of both Register and bitfield properties, Refer to Register Properties.
| Offset | Name | Bit Pos. | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
|---|---|---|---|---|---|---|---|---|---|---|
| 0x00 | CTRLA | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | ENABLE | SWRST | ||||||||
| 0x04 | SYNCBUSY | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | ENABLE | FLTEN | ||||||||
| 0x08 | INTENCLR | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | DERREN | SERREN | ||||||||
| 0x0C | INTENSET | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | DERREN | SERREN | ||||||||
| 0x10 | INTSTA | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | DERR | SERR | ||||||||
| 0x14 | FLTCTRL | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | FLTMD[1:0] | |||||||||
| 7:0 | FLTEN | |||||||||
| 0x18 | FLTPTR | 31:24 | ||||||||
| 23:16 | FLT2PTR[7:0] | |||||||||
| 15:8 | ||||||||||
| 7:0 | FLT1PTR[7:0] | |||||||||
| 0x1C | FLTADR | 31:24 | ||||||||
| 23:16 | FLTADR[23:16] | |||||||||
| 15:8 | FLTADR[15:8] | |||||||||
| 7:0 | FLTADR[7:0] | |||||||||
| 0x20 | ERRCADR | 31:24 | ||||||||
| 23:16 | ERCADR[23:16] | |||||||||
| 15:8 | ERCADR[15:8] | |||||||||
| 7:0 | ERCADR[7:0] | |||||||||
| 0x24 | ERRCPAR | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | ERCPAR[7:0] | |||||||||
| 0x28 | ERRCSYN | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ERR2 | ERR1 | ||||||||
| 7:0 | ERCSYN[7:0] | |||||||||