32 Register Summary
The User Interface is connected to the APB bus. The MPDDRC is programmed using the registers listed in the following table.
| Offset | Name | Bit Pos. | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
|---|---|---|---|---|---|---|---|---|---|---|
| 0x00 | MPDDRC_MR | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | MODE[2:0] | |||||||||
| 0x04 | MPDDRC_RTR | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | COUNT[11:8] | |||||||||
| 7:0 | COUNT[7:0] | |||||||||
| 0x08 | MPDDRC_CR | 31:24 | ||||||||
| 23:16 | UNAL | DECOD | NDQS | NB | LC_LPDDR1 | DQMS | ||||
| 15:8 | OCD[2:0] | DIS_DLL | DIC_DS | |||||||
| 7:0 | DLL | CAS[2:0] | NR[1:0] | NC[1:0] | ||||||
| 0x0C | MPDDRC_TPR0 | 31:24 | TMRD[3:0] | TWTR[2:0] | ||||||
| 23:16 | TRRD[3:0] | TRP[3:0] | ||||||||
| 15:8 | TRC[3:0] | TWR[3:0] | ||||||||
| 7:0 | TRCD[3:0] | TRAS[3:0] | ||||||||
| 0x10 | MPDDRC_TPR1 | 31:24 | TXP[3:0] | |||||||
| 23:16 | TXSRD[7:0] | |||||||||
| 15:8 | TXSNR[7:0] | |||||||||
| 7:0 | TRFC[6:0] | |||||||||
| 0x14 | MPDDRC_TPR2 | 31:24 | ||||||||
| 23:16 | TFAW[3:0] | |||||||||
| 15:8 | TRTP[2:0] | TRPA[3:0] | ||||||||
| 7:0 | TXARDS[3:0] | TXARD[3:0] | ||||||||
0x18 ... 0x1B | Reserved | |||||||||
| 0x1C | MPDDRC_LPR | 31:24 | SELF_DONE | CHG_FRQ | ||||||
| 23:16 | UPD_MR[1:0] | APDE | ||||||||
| 15:8 | SELFAUTO | TIMEOUT[1:0] | DS[2:0] | |||||||
| 7:0 | PASR[2:0] | CLK_FR | LPCB[1:0] | |||||||
| 0x20 | MPDDRC_MD | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | DBW | MD[2:0] | ||||||||
0x24 ... 0x33 | Reserved | |||||||||
| 0x34 | MPDDRC_IO_CALIBR | 31:24 | ||||||||
| 23:16 | CALCODEN[3:0] | CALCODEP[3:0] | ||||||||
| 15:8 | TZQIO[6:0] | |||||||||
| 7:0 | CK_F_RANGE[2:0] | |||||||||
| 0x38 | MPDDRC_OCMS | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | TAMPCLR | SCR_EN | ||||||||
| 0x3C | MPDDRC_OCMS_KEY1 | 31:24 | KEY1[31:24] | |||||||
| 23:16 | KEY1[23:16] | |||||||||
| 15:8 | KEY1[15:8] | |||||||||
| 7:0 | KEY1[7:0] | |||||||||
| 0x40 | MPDDRC_OCMS_KEY2 | 31:24 | KEY2[31:24] | |||||||
| 23:16 | KEY2[23:16] | |||||||||
| 15:8 | KEY2[15:8] | |||||||||
| 7:0 | KEY2[7:0] | |||||||||
| 0x44 | MPDDRC_CONF_ARBITER | 31:24 | BDW_BURST_P3 | BDW_BURST_P2 | BDW_BURST_P1 | BDW_BURST_P0 | ||||
| 23:16 | MA_PR_P3 | MA_PR_P2 | MA_PR_P1 | MA_PR_P0 | ||||||
| 15:8 | RQ_WD_P3 | RQ_WD_P2 | RQ_WD_P1 | RQ_WD_P0 | ||||||
| 7:0 | BDW_MAX_CUR | ARB[1:0] | ||||||||
| 0x48 | MPDDRC_TIMEOUT | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | TIMEOUT_P3[3:0] | TIMEOUT_P2[3:0] | ||||||||
| 7:0 | TIMEOUT_P1[3:0] | TIMEOUT_P0[3:0] | ||||||||
| 0x4C | MPDDRC_REQ_PORT_0123 | 31:24 | NRQ_NWD_BDW_P3[7:0] | |||||||
| 23:16 | NRQ_NWD_BDW_P2[7:0] | |||||||||
| 15:8 | NRQ_NWD_BDW_P1[7:0] | |||||||||
| 7:0 | NRQ_NWD_BDW_P0[7:0] | |||||||||
0x50 ... 0x53 | Reserved | |||||||||
| 0x54 | MPDDRC_BDW_PORT_0123 | 31:24 | BDW_P3[6:0] | |||||||
| 23:16 | BDW_P2[6:0] | |||||||||
| 15:8 | BDW_P1[6:0] | |||||||||
| 7:0 | BDW_P0[6:0] | |||||||||
0x58 ... 0x5B | Reserved | |||||||||
| 0x5C | MPDDRC_RD_DATA_PATH | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | SHIFT_SAMPLING[1:0] | |||||||||
| 0x60 | MPDDRC_MCFGR | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | INFO[2:0] | REFR_CALIB | READ_WRITE[1:0] | |||||||
| 7:0 | RUN | SOFT_RESET | EN_MONI | |||||||
| 0x64 | MPDDRC_MADDR0 | 31:24 | ADDR_HIGH_PORT0[15:8] | |||||||
| 23:16 | ADDR_HIGH_PORT0[7:0] | |||||||||
| 15:8 | ADDR_LOW_PORT0[15:8] | |||||||||
| 7:0 | ADDR_LOW_PORT0[7:0] | |||||||||
| 0x68 | MPDDRC_MADDR1 | 31:24 | ADDR_HIGH_PORT1[15:8] | |||||||
| 23:16 | ADDR_HIGH_PORT1[7:0] | |||||||||
| 15:8 | ADDR_LOW_PORT1[15:8] | |||||||||
| 7:0 | ADDR_LOW_PORT1[7:0] | |||||||||
| 0x6C | MPDDRC_MADDR2 | 31:24 | ADDR_HIGH_PORT2[15:8] | |||||||
| 23:16 | ADDR_HIGH_PORT2[7:0] | |||||||||
| 15:8 | ADDR_LOW_PORT2[15:8] | |||||||||
| 7:0 | ADDR_LOW_PORT2[7:0] | |||||||||
| 0x70 | MPDDRC_MADDR3 | 31:24 | ADDR_HIGH_PORT3[15:8] | |||||||
| 23:16 | ADDR_HIGH_PORT3[7:0] | |||||||||
| 15:8 | ADDR_LOW_PORT3[15:8] | |||||||||
| 7:0 | ADDR_LOW_PORT3[7:0] | |||||||||
0x74 ... 0x83 | Reserved | |||||||||
| 0x84 | MPDDRC_MINFO0 (MAX_WAIT) | 31:24 | LQOS[1:0] | READ_WRITE | ||||||
| 23:16 | SIZE[2:0] | BURST[2:0] | ||||||||
| 15:8 | MAX_PORT0_WAITING[15:8] | |||||||||
| 7:0 | MAX_PORT0_WAITING[7:0] | |||||||||
| 0x84 | MPDDRC_MINFO0 (NB_TRANSFERS) | 31:24 | P0_NB_TRANSFERS[31:24] | |||||||
| 23:16 | P0_NB_TRANSFERS[23:16] | |||||||||
| 15:8 | P0_NB_TRANSFERS[15:8] | |||||||||
| 7:0 | P0_NB_TRANSFERS[7:0] | |||||||||
| 0x84 | MPDDRC_MINFO0 (TOTAL_LATENCY) | 31:24 | P0_TOTAL_LATENCY[31:24] | |||||||
| 23:16 | P0_TOTAL_LATENCY[23:16] | |||||||||
| 15:8 | P0_TOTAL_LATENCY[15:8] | |||||||||
| 7:0 | P0_TOTAL_LATENCY[7:0] | |||||||||
| 0x84 | MPDDRC_MINFO0 (TOTAL_LATENCY_QOS01) | 31:24 | P0_TOTAL_LATENCY_QOS1[15:8] | |||||||
| 23:16 | P0_TOTAL_LATENCY_QOS1[7:0] | |||||||||
| 15:8 | P0_TOTAL_LATENCY_QOS0[15:8] | |||||||||
| 7:0 | P0_TOTAL_LATENCY_QOS0[7:0] | |||||||||
| 0x84 | MPDDRC_MINFO0 (TOTAL_LATENCY_QOS23) | 31:24 | P0_TOTAL_LATENCY_QOS3[15:8] | |||||||
| 23:16 | P0_TOTAL_LATENCY_QOS3[7:0] | |||||||||
| 15:8 | P0_TOTAL_LATENCY_QOS2[15:8] | |||||||||
| 7:0 | P0_TOTAL_LATENCY_QOS2[7:0] | |||||||||
| 0x88 | MPDDRC_MINFO1 (MAX_WAIT) | 31:24 | LQOS[1:0] | READ_WRITE | ||||||
| 23:16 | SIZE[2:0] | BURST[2:0] | ||||||||
| 15:8 | MAX_PORT1_WAITING[15:8] | |||||||||
| 7:0 | MAX_PORT1_WAITING[7:0] | |||||||||
| 0x88 | MPDDRC_MINFO1 (NB_TRANSFERS) | 31:24 | P1_NB_TRANSFERS[31:24] | |||||||
| 23:16 | P1_NB_TRANSFERS[23:16] | |||||||||
| 15:8 | P1_NB_TRANSFERS[15:8] | |||||||||
| 7:0 | P1_NB_TRANSFERS[7:0] | |||||||||
| 0x88 | MPDDRC_MINFO1 (TOTAL_LATENCY) | 31:24 | P1_TOTAL_LATENCY[31:24] | |||||||
| 23:16 | P1_TOTAL_LATENCY[23:16] | |||||||||
| 15:8 | P1_TOTAL_LATENCY[15:8] | |||||||||
| 7:0 | P1_TOTAL_LATENCY[7:0] | |||||||||
| 0x88 | MPDDRC_MINFO1 (TOTAL_LATENCY_QOS01) | 31:24 | P1_TOTAL_LATENCY_QOS1[15:8] | |||||||
| 23:16 | P1_TOTAL_LATENCY_QOS1[7:0] | |||||||||
| 15:8 | P1_TOTAL_LATENCY_QOS0[15:8] | |||||||||
| 7:0 | P1_TOTAL_LATENCY_QOS0[7:0] | |||||||||
| 0x88 | MPDDRC_MINFO1 (TOTAL_LATENCY_QOS23) | 31:24 | P1_TOTAL_LATENCY_QOS3[15:8] | |||||||
| 23:16 | P1_TOTAL_LATENCY_QOS3[7:0] | |||||||||
| 15:8 | P1_TOTAL_LATENCY_QOS2[15:8] | |||||||||
| 7:0 | P1_TOTAL_LATENCY_QOS2[7:0] | |||||||||
| 0x8C | MPDDRC_MINFO2 (MAX_WAIT) | 31:24 | LQOS[1:0] | READ_WRITE | ||||||
| 23:16 | SIZE[2:0] | BURST[2:0] | ||||||||
| 15:8 | MAX_PORT2_WAITING[15:8] | |||||||||
| 7:0 | MAX_PORT2_WAITING[7:0] | |||||||||
| 0x8C | MPDDRC_MINFO2 (NB_TRANSFERS) | 31:24 | P2_NB_TRANSFERS[31:24] | |||||||
| 23:16 | P2_NB_TRANSFERS[23:16] | |||||||||
| 15:8 | P2_NB_TRANSFERS[15:8] | |||||||||
| 7:0 | P2_NB_TRANSFERS[7:0] | |||||||||
| 0x8C | MPDDRC_MINFO2 (TOTAL_LATENCY) | 31:24 | P2_TOTAL_LATENCY[31:24] | |||||||
| 23:16 | P2_TOTAL_LATENCY[23:16] | |||||||||
| 15:8 | P2_TOTAL_LATENCY[15:8] | |||||||||
| 7:0 | P2_TOTAL_LATENCY[7:0] | |||||||||
| 0x8C | MPDDRC_MINFO2 (TOTAL_LATENCY_QOS01) | 31:24 | P2_TOTAL_LATENCY_QOS1[15:8] | |||||||
| 23:16 | P2_TOTAL_LATENCY_QOS1[7:0] | |||||||||
| 15:8 | P2_TOTAL_LATENCY_QOS0[15:8] | |||||||||
| 7:0 | P2_TOTAL_LATENCY_QOS0[7:0] | |||||||||
| 0x8C | MPDDRC_MINFO2 (TOTAL_LATENCY_QOS23) | 31:24 | P2_TOTAL_LATENCY_QOS3[15:8] | |||||||
| 23:16 | P2_TOTAL_LATENCY_QOS3[7:0] | |||||||||
| 15:8 | P2_TOTAL_LATENCY_QOS2[15:8] | |||||||||
| 7:0 | P2_TOTAL_LATENCY_QOS2[7:0] | |||||||||
| 0x90 | MPDDRC_MINFO3 (MAX_WAIT) | 31:24 | LQOS[1:0] | READ_WRITE | ||||||
| 23:16 | SIZE[2:0] | BURST[2:0] | ||||||||
| 15:8 | MAX_PORT3_WAITING[15:8] | |||||||||
| 7:0 | MAX_PORT3_WAITING[7:0] | |||||||||
| 0x90 | MPDDRC_MINFO3 (NB_TRANSFERS) | 31:24 | P3_NB_TRANSFERS[31:24] | |||||||
| 23:16 | P3_NB_TRANSFERS[23:16] | |||||||||
| 15:8 | P3_NB_TRANSFERS[15:8] | |||||||||
| 7:0 | P3_NB_TRANSFERS[7:0] | |||||||||
| 0x90 | MPDDRC_MINFO3 (TOTAL_LATENCY) | 31:24 | P3_TOTAL_LATENCY[31:24] | |||||||
| 23:16 | P3_TOTAL_LATENCY[23:16] | |||||||||
| 15:8 | P3_TOTAL_LATENCY[15:8] | |||||||||
| 7:0 | P3_TOTAL_LATENCY[7:0] | |||||||||
| 0x90 | MPDDRC_MINFO3 (TOTAL_LATENCY_QOS01) | 31:24 | P3_TOTAL_LATENCY_QOS1[15:8] | |||||||
| 23:16 | P3_TOTAL_LATENCY_QOS1[7:0] | |||||||||
| 15:8 | P3_TOTAL_LATENCY_QOS0[15:8] | |||||||||
| 7:0 | P3_TOTAL_LATENCY_QOS0[7:0] | |||||||||
| 0x90 | MPDDRC_MINFO3 (TOTAL_LATENCY_QOS23) | 31:24 | P3_TOTAL_LATENCY_QOS3[15:8] | |||||||
| 23:16 | P3_TOTAL_LATENCY_QOS3[7:0] | |||||||||
| 15:8 | P3_TOTAL_LATENCY_QOS2[15:8] | |||||||||
| 7:0 | P3_TOTAL_LATENCY_QOS2[7:0] | |||||||||
0x94 ... 0xBF | Reserved | |||||||||
| 0xC0 | MPDDRC_IER | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | RD_ERR | SEC | ||||||||
| 0xC4 | MPDDRC_IDR | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | RD_ERR | SEC | ||||||||
| 0xC8 | MPDDRC_IMR | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | RD_ERR | SEC | ||||||||
| 0xCC | MPDDRC_ISR | 31:24 | ||||||||
| 23:16 | ||||||||||
| 15:8 | ||||||||||
| 7:0 | RD_ERR | SEC | ||||||||
| 0xD0 | MPDDRC_SAFETY | 31:24 | EN | ADDRESS[27:24] | ||||||
| 23:16 | ADDRESS[23:16] | |||||||||
| 15:8 | ADDRESS[15:8] | |||||||||
| 7:0 | ADDRESS[7:0] | |||||||||
0xD4 ... 0xE3 | Reserved | |||||||||
| 0xE4 | MPDDRC_WPMR | 31:24 | WPKEY[23:16] | |||||||
| 23:16 | WPKEY[15:8] | |||||||||
| 15:8 | WPKEY[7:0] | |||||||||
| 7:0 | FIRSTE | WPITEN | WPEN | |||||||
| 0xE8 | MPDDRC_WPSR | 31:24 | ECLASS | SWETYP[1:0] | ||||||
| 23:16 | WPVSRC[15:8] | |||||||||
| 15:8 | WPVSRC[7:0] | |||||||||
| 7:0 | SWE | SEQE | CGD | WPVS | ||||||